随着线宽缩小接近物理极限，2.5D和3D堆叠以及芯片组已成为性能竞争的关键决定因素。
半导体行业技术竞赛的焦点正从先进工艺节点转向封装。随着线宽缩小接近物理极限，2.5D和3D堆叠以及芯片组已成为性能竞争的关键决定因素。这一趋势正在重塑整个价值链，其影响范围已超越代工阶段，延伸至设计知识产权（IP）、库和电子设计自动化（EDA）工具。随着芯片组在功率半导体领域的加速发展，这种格局重塑的范围正从逻辑半导体扩展到整个电源供应链。
业界表示，仅靠单一工艺难以同时满足性能、功耗和带宽需求。他们需要一种将逻辑、内存和先进封装技术相结合的优化解决方案，才能同时满足高性能、低功耗和高带宽的要求。2.5D（芯片并排排列）和3D（芯片垂直堆叠）已成为满足这些需求的成熟设计方法。出于同样的原因，人工智能和高性能计算服务器已成为芯片扩展的首要应用领域。
随着竞争焦点从规模化转向系统效率，封装技术本身也成为了战场。能够精确连接异构芯片的互连技术，例如3D混合铜键合，已成为决定竞争力的关键因素。
两大存储器制造商也纷纷效仿这一趋势。SK海力士加强了与台积电的合作，同时将其专有的先进MR-MUF封装技术和量产良率作为其核心竞争力。三星电子也表示，正在研发3D混合铜键合技术，并与合作伙伴共同开发和量产高带宽存储器（HBM）产品线，该产品线采用3D堆叠技术，将逻辑芯片和存储器核心芯片组合在一起。
芯片级芯片的革新正从逻辑和内存领域扩展到高性能半导体领域。英特尔晶圆代工技术研发团队近期在2025年IEEE国际电子器件会议（IEDM）上首次展示了基于300毫米氮化镓（GaN）硅基晶圆的GaN芯片级芯片技术。该技术重点展示了目前世界上最薄的GaN芯片级芯片，其底层硅衬底厚度仅为19微米，约为人类头发丝厚度的五分之一。此外，该技术还强调已在300毫米晶圆上实现了量产级的均匀性。
关键在于，它在单个工艺流程中将硅数字控制电路集成到了氮化镓芯片之上。此前，功率晶体管和数字控制逻辑被分离到不同的芯片中，导致信号交换过程中能量损耗，并增加了芯片面积。英特尔的代工团队表示，他们通过在同一晶圆上并排实现氮化镓N沟道高电子迁移率晶体管（N-MOSHEMT）和硅P沟道金属氧化物半导体（Si PMOS）晶体管，解决了这个问题。
可堆叠和粘合的芯片正成为决定性因素，代工厂、封装和IP生态系统作为一个整体在发展。这一趋势与重塑价值链的讨论直接相关。随着工艺的日益先进，设计人力和成本激增，仅靠代工厂提供的IP无法填补市场空白。高速接口IP，例如PCI、USB和HDMI，实际上已被少数几家专业供应商垄断，新进入者难以立足。
最终，整个行业别无选择，只能协同发展，从代工工艺选择到构建IP、库和EDA生态系统，都必须如此。三星电子在1月份的电话会议上表示，公司拥有一站式解决方案体系，可提供从半导体设计和代工工艺到存储器和先进封装的集成服务，并正在与有需求的客户就产品和商业化进行同步洽谈。三星表示，预计这种交钥匙商业模式将在中长期内带来切实成果。
后端流程的战略重要性也日益凸显。SK海力士表示，随着其在美国印第安纳州筹建一座先进封装工厂，公司将加强前端和后端流程的全球一体化制造能力。该公司还认为，封装、测试和质量控制是决定良率和成本的关键因素。过去通过外包完成的后端流程，如今已有效地提升为战略资产。
在2纳米制程节点之后，竞争力预计将取决于企业如何有机地整合逻辑半导体和功率半导体领域的代工、封装、互连和IP生态系统。一位业内人士表示：“围绕人工智能基础设施需求的竞争将比特定制程节点的竞争范围更广。”
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